Микроконтроллеры mcs 51 структурная схема. Микроконтроллеры MCS–51

Министерство общего и профессионального образования Российской Федерации Новосибирский Государственный Технический Университет В.Н. Веприк, В.А. Афанасьев, А.И. Дружинин, А.А. Земсков, А.Р. Исаев, О.В. Малявко МИКРОКОНТРОЛЛЕРЫ СЕМЕЙСТВА MCS-51 Учебное пособие по курсам "Микропроцессорные системы" и "Проектирование микропроцессорных систем" для студентов старших курсов факультета автоматики и вычислительной техники всех форм обучения Новосибирск 1997 В.Н. Веприк, В.А. Афанасьев, А.И. Дружинин, А.А. Земсков, А.Р. Исаев, О.В. Малявко. Микроконтроллеры семейства MCS-51: Учебное пособие. - Новосибирск. Предлагаемое Вашему вниманию учебное пособие содержит общее описание архитектуры, функциональных возможностей и системы команд семейства однокристальных микроконтроллеров (Embedded Microcontrollers) MCS-51, производимых фирмой INTEL. Во второй части пособия приводится описание учебного микропроцессорного контроллера УМПК- 51, предлагаемого студентам в качестве объекта исследования при выполнении цикла лабораторных работ. Материал пособия может использоваться при курсовом и дипломном проектировании, а также может быть полезным для инженеров - схемотехников, занимающихся разработкой и эксплуатацией электронной аппаратуры. Авторы выражают глубокую признательность АОЗТ "Новые технологии"- официальному дистрибьютору фирмы INTEL за предоставление материалов, на основе которых выполнена данная работа. Табл.15, ил.25, список лит. 12 назв. Рецензенты: Е.Д. Баран, Г.Г. Матушкин. Работа подготовлена на кафедре вычислительной техники Новосибирский государственный © технический университет 2 ВВЕДЕНИЕ. Семейство 8-разрядных однокристальных микроконтроллеров MCS-51 появилось на мировом рынке в начале восьмидесятых годов. Первые модификации кристаллов (около 7) были выполнены по высококачественной n-МОП (HMOS) технологии и являлись функционально завершенными однокристальными микроЭВМ гарвардской архитектуры, один из основных принципов которой состоит в логическом разделении адресных пространств памяти программ и данных. С развитием полупроводниковой технологии последующие версии микросхем MCS-51 стали изготавливать по более совершенной и низкопотребляющей КМОП (CHMOS) технологии (в активном режиме потребление кристаллов было доведено до 10 50 мА). Система команд MCS-51, ориентированная на реализацию различных цифровых алгоритмов управления, при сохранении некоторой внешней схожести с системой команд предыдущего семейства MCS-48, качественно расширилась, в ней появились принципиальные нововведения: битово-ориентированные операции и адресуемые в памяти данных битовые поля, что дало возможность говорить о реализации на кристалле битового процессора; реализовано исполнение команд умножения, деления и вычитания; усовершенствована работа со стеком; расширена группа команд передачи управления; Система команд стала выглядеть более симметричной, то есть менее зависимой от пересылок данных через аккумулятор. Функциональные возможности встроенных периферийных устройств также расширились за счет введения: двух 16-разрядных таймеров-счетчиков; аппаратного последовательного дуплексного порта; двухуровневой системы прерываний; четырех 8-битовых портов ввода-вывода. Принципиальные изменения в структуре временного цикла работы процессора привели к ускорению работы с внешней памятью программ и данных, а также реакций на внешние и внутренние прерывания. Суммарный размер адресного пространства внешней памяти программ и данных увеличился до 128 Кбайт. 16-разрядные регистры счетчика команд (Program Counter) и указателя данных (Data Pointer) позволили напрямую обращаться ко всему диапазону адресов, что дало разработчикам возможность реализации алгоритмов быстрой обработки крупных массивов данных. Все программно-доступные узлы микроконтроллера были сведены в специальную область памяти данных (Special Function Register), что позволило обращаться к ним почти так же, как и к обычным ячейкам резидентного ОЗУ. В более поздних модификациях кристаллов усовершенствование шло по пути наращивания дополнительных функциональных возможностей с сохранением полной программной совместимости с более ранними версиями. Особенностями последних модификаций микроконтроллеров семейства MCS-51 являются: полностью статический дизайн; 3- и 5-вольтовые версии кристаллов; широкий спектр встроенных периферийных устройств; максимальная тактовая частота - 24 мГц; для отдельных групп кристаллов - 33 мГц. В настоящее время в состав MCS-51 входит около 60 версий кристаллов, кроме того, имеется и доступна подробная фирменная документация (к сожалению, пока мало переведенная на русский язык). Для подготовки математического обеспечения микроконтроллеров MCS-51 используются в основном языки "ASM-51", "С", для которых существуют ряд достаточно хорошо зарекомендовавших себя компиляторов, библиотек стандартных подпрограмм и программных эмуляторов, производимых различными зарубежными и отечественными фирмами. 3 Несмотря на достаточную "древность" семейства (более 15 лет) и появление на мировом рынке за последние годы однокристальных микроконтроллеров большей производительности и усовершенствованной архитектуры - MCS-51, MCS-251, MCS-96, контроллеры MCS-51 еще достаточно долго будут широко использоваться в сравнительно простых встроенных системах управления . 4 1. СИСТЕМА ОБОЗНАЧЕНИЙ КОМПОНЕНТОВ ФИРМЫ INTEL И ФУНКЦИОНАЛЬНЫЙ СОСТАВ СЕМЕЙСТВА MCS-51 Для маркировки микросхем фирмой INTEL применяется система обозначений из нескольких полей: 1 2 3 4 Х ХХ ХХХХХХХХХХХХХХХ ХХХХХХ Первое поле содержит однобуквенный префикс, отражающий температурный диапазон микросхемы: А (Automotive), автомобильное исполнение для расширенного температурного диапазона (-40/+125 С) М (Military), исполнение по военным стандартам (-55/+125 С) Q или С (Commercial), "коммерческий" температурный диапазон (0/+70 С) с (160 8)- часовой динамической термотренировкой; L или Е (Extended), "расширенный" температурный диапазон (-40/+85 С) с (160 8)- часовой динамической термотренировкой; Т (Extended), "расширенный" температурный диапазон (-40/+85 С) без термотренировки; I (Industrial), исполнение по промышленным стандартам. Второе поле содержит одно- или двухбуквенный префикс, указывающий на вариант исполнения корпуса микросхемы (Package Type). Различных типов корпусов микросхем на сегодняшний день несколько десятков, поэтому в качестве примера приведем лишь некоторые обозначения: A Ceramic Pin Grid Array, (PGA); C Ceramic Dual In-Line Package, (CDIP); K Ceramic Quad Flatpack Package, (QFP); KD Plastic Quad Flatpack Package, Fine Pitch, Die Down, (PQFP); KU Plastic Quad Flatpack Package, Fine Pitch, Die Up, (PQFP); N Plastic Leaded Chip Carrier, (PLCC); P Plastic Dual In-Line Package, (PDIP); SM Single In-Line Leadless Memory Module, (SIMM); U Plastic Dual In-Line Package, Shrink Dip, (PDIPS); Z Zigzag In-Line Package, (ZIP). Третье поле может содержать до 15 цифровых и буквенных символов, указывающих на тип конкретного устройства, расположенного на кристалле. Четвертое поле может включать до шести цифровых и буквенных символов, отражающих различные особенности и варианты исполнения микросхем . Дополнительную информацию по типам корпусов и их конструктивному исполнению можно найти в книге: Packaging Order Number 240800. Применительно к описываемым микроконтроллерам семейства MCS-51, первый символ третьего поля традиционно (для фирмы Intel) равен "8". Второй символ третьего поля обычно указывает на тип встроенного ПЗУ: 0 масочное ПЗУ программ; кристалл без ПЗУ (для поздних версий кристаллов); 1 масочное ПЗУ программ (Standard ROM Code, Firmware); 3 масочное ПЗУ (для поздних версий кристаллов), (Customizable ROM Code); 7 УФРПЗУ или однократно-программируемое ПЗУ (EPROM or OTP ROM); 8 ЭСППЗУ (Flash - память на кристалле) Далее может следовать буква, указывающая на технологические особенности изготовления: отсутствие буквы технология HMOS, питание 5В; С технология СHMOS, питание 5В; L технология СHMOS, питание 3В; 5 Следующими символами третьего поля для микроконтроллеров семейства MCS-51 являются номера (например, 31,32,51,54,58,152) и от одной до четырех букв, которые отражают функциональные особенности кристаллов (например, объем ПЗУ, специфику группы кристаллов, наличие системы защиты памяти программ от несанкционированного доступа, возможность использования более совершенного алгоритма программирования "Quick Pulse" и тому подобное). В оригинальной технической документации фирмы Intel все микроконтроллеры семейства MCS-51 скомпонованы по группам ("Product Line"), каждая из которых объединяет наиболее близкие по своим функциональным возможностям и электрическим параметрам версии кристаллов. Поскольку наименования микросхем одной группы различаются незначительно, то для обозначения каждой отдельной группы применяется обобщенная символика, образованная из маркировки конкретных микросхем, путем замены различающихся символов на "Х". Таким образом, можно выделить следующие группы микроконтроллеров. 1. Группа 8Х5Х (8051 Product Line и 8052 Product Line): 8031АН, 8051АН, 8751Н, 8051АНР, 8751Н-8, 8751ВН, 8032АН, 8052АН, 8752ВН. 2. Группа 8ХС51 (80С51 Product Line): 80С31ВН, 80С51ВН, 87С51. 3. Группа 8ХС5Х (8ХС52/54/58 Product Line): 80С32, 80С52, 87С52, 80С54, 87С54, 80С58, 87С58. 4. Группа 8ХС51FX (8XC51FA/FB/FC Product Line): 80C51FA, 83C51FA, 87C51FA, 83C51FB, 87C51FB, 83C51FC, 87C51FC. 5. Группа 8ХL5X (8XL52/54/58 Product Line): 80L52, 87L52, 80L54, 87L54, 80L58, 87L58. 6. Группа 8XL51FX (8XL51FA/FB/FC Product Line): 80L51FA, 83L51FA, 87L51FA, 83L51FB, 87L51FB, 83L51FC, 87L51FC. 7. Группа 8ХС51RX (8XC51RA/RB/RC Product Line): 80C51RA, 83C51RA, 87C51RA, 83C51RB, 87C51RB, 83C51RC, 87C51RC. 8. Группа 8ХC51GB (8XC51GX Product Line): 80C51GB, 83C51GB, 87C51GB. 9. Группа 8ХС152JX (8XC152 Product Line): 80C152JA, 83C152JA, 80C152JB, 80C152JC, 83C152JC, 80C152JD. 10. Группа 8XC51SL (8XC51SL Product Line): 80C51SL-BG, 81C51SL-BG, 83C51SL-BG, 80C51-AH, 81C51SL-AH, 83C51SL-AH, 87C51SL- AH, 80C51SL-AL, 81C51SL-AL, 83C51SL-AL, 87C51SL-AL. Первая группа микроконтроллеров включает в себя младшие модели семейства, выполненные по n-МОП технологии и не рекомендуемые к использованию в новых разработках, все остальные группы выполнены по современной КМОП технологии. Микросхемы второй, третьей и четвертой групп являются на сегодняшний день классическими представителями семейства MCS-51. В пятую и шестую группы входят 3- вольтовые версии кристаллов (Low-Voltage). Кристаллы седьмой группы оснащены расширенным ОЗУ (Expanded RAM), объем которого равен 512 байт. Микросхемы восьмой, девятой и десятой групп представляют собой специализированные по применению микроконтроллеры (Application Specific). Многие современные приложения требуют высокопроизводительных управляющих микроконтроллеров, использующих расширенные возможности адресации, регистровую архитектуру, большой объем внутреннего ОЗУ и стека, а также эффективно поддерживающих программирование на языке высокого уровня. К таким микроконтроллерам относятся микроконтроллеры новой архитектуры (New Architecture) семейств MCS-5 и MCS-251, к производству которых компания Intel приступила в 1995 году. Функциональный состав и ключевые особенности микроконтроллера MCS-51/MCS-251 приведены в приложении. 6 2. ОСНОВНЫЕ ХАРАКТЕРИСТИКИ БАЗОВОЙ МОДЕЛИ СЕМЕЙСТВА МИКРОКОНТРОЛЛЕРОВ MCS-51. Базовой моделью семейства микроконтроллеров MCS-51 и основой для всех последующих модификаций является микроконтроллер I-8051. Его основные характеристики следующие: восьмиразрядный ЦП, оптимизированный для реализации функций управления; встроенный тактовый генератор; адресное пространство памяти программ - 64 К; адресное пространство памяти данных - 64 К; внутренняя память программ - 4 К; внутренняя память данных - 128 байт; дополнительные возможности по выполнению операций булевой алгебры (побитовые операции); 32 двунаправленные и индивидуально адресуемые линии ввода/вывода; 2 шестнадцатиразрядных многофункциональных таймера/счетчика; полнодуплексный асинхронный приемопередатчик; векторная система прерываний с двумя уровнями приоритета и шестью источниками событий . Структурная схема I-8051 показана на рис.1, назначение выводов микросхемы - на рис.2. External interrupts Interrupts 128 bytes T/C 0 counter 4K ROM control RAM T/C 1 inputs CPU BUS 4 I/O Serial OSC control Ports Port P0 P1 P2 P3 T D R D Address/Data Рис.1. Структурная схема I-8051 Вся серия MCS-51 имеет гарвардскую архитектуру, то есть раздельные адресные пространства памяти программ и данных. Организация памяти изображена на рис.3. Объем внутренней (резидентной) памяти программ (ROM, EPROM или OTP ROM), располагаемой на кристалле, в зависимости от типа микросхемы может составлять 0 (ROMless), 4К (базовый кристалл), 8К, 16К или 32К. При необходимости пользователь может расширять память программ установкой внешнего ПЗУ. Доступ к внутреннему или внешнему ПЗУ определяется значением сигнала на выводе ЕА (External Access): EA=Vcc (напряжение питания) - доступ к внутреннему ПЗУ; EA=Vss (потенциал земли) - доступ к внешнему ПЗУ. Для кристаллов без ПЗУ (ROMless) вывод ЕА должен быть постоянно подключен к Vss. Строб чтения внешнего ПЗУ - PS EN (Program Store Enable) генерируется при обращении к внешней памяти программ и является неактивным во время обращения к ПЗУ, расположенному на кристалле. 7 Область нижних адресов памяти программ используется системой прерываний, архитектура микросхемы 8051обеспечивает поддержку пяти источников прерываний: двух внешних прерываний; двух прерываний от таймеров; прерывания от последовательного порта. P1.0 1 40 Vcc P1.1 2 39 P0.0 (AD0) P1.2 3 38 P0.1 (AD1) P1.3 4 37 P0.2 (AD2) P1.4 5 36 P0.3 (AD3) P1.5 6 35 P0.4 (AD4) P1.6 7 34 P0.5 (AD5) P1.7 8 33 P0.6 (AD6) RESET 9 32 P0.7 (AD7) (R D) P3.0 10 31 EA/Vpp (T D) P3.1 11 30 ALE/PROG (INT0) P3.2 12 29 PSEN (INT1) P3.3 13 28 P2.7 (A15) (T0) P3.4 14 27 P2.6 (A14) (T1) P3.5 15 26 P2.5 (A13) (WR) P3.6 16 25 P2.4 (A12) (RD) P3.7 17 24 P2.3 (A11) XTAL2 18 23 P2.2 (A10) XTAL1 19 22 P2.1 (A9) Vss 20 21 P2.0 (A8) Рис.2. Назначение выводов I-8051 Память программ (Чтение) Память данных (Чтение/Запись) FFFFH Внешнее ПЗУ FFFFH Внешняя @DPTR RD память PSEN WR данных @PC MOVC EA=0 Внутренняя память @DPTR данных @PC Внешнее Внутреннее FFH upper 128 SFR MOVX ПЗУ ПЗУ 80H EA=0 0000H EA=1 lower 128 00H 0000H PSEN Рис.3. Организация памяти семейства MCS-51 8 На рис.4 изображена карта нижней области программной памяти. ROM Память программ 0033Н 002BН Serial Port 0023Н Вектора Timer1 001BН прерываний EINT1 0013Н Timer0 000BH EINT0 0003Н Стартовый адрес 0000H (Reset) Рис.4. Программная память Адреса векторов прерываний расположены с интервалом в 8 байт: - 0003Н внешнее прерывание 0 (External Interrupt 0) - вывод IN T 0 ; - 000BН прерывание от таймера 0 (по флагу переполнения таймера - T F 0); - 0013Н внешнее прерывание 1 (External Interrupt 1) - вывод IN T 1 ; - 001BH прерывание от таймера 1 (по флагу переполнения таймера - T F 1); - 0023H прерывание от последовательного порта (Serial Interrupt = Receive Interrupt or Transmit Interrupt); и так далее. Память данных отделена от памяти программ. В этой области возможна адресация 64К внешнего ОЗУ. При обращении к внешней памяти данных ЦП микроконтроллера генерирует соответствующие сигналы чтения (R D) или записи (W R), взаимодействие с внутренней памятью данных осуществляется на командном уровне, при этом сигналы R D и W R не вырабатываются. Внешняя память программ и внешняя память данных могут комбинироваться путем совмещения сигналов R D и PS EN по схеме "логического И" для получения строба внешней памяти (программ/данных). Нижние 128 байт внутренней памяти данных (lower 128) присутствуют на всех кристаллах MCS-51 и показаны на рис.5. Первые 32 байта представляют собой 4 банка (Register Bank) по 8 регистров (R7...R0). Регистры R0 и R1 в любом из банков могут использоваться в качестве регистров косвенного адреса. Следующие за регистровыми банками 16 байт образуют блок побитно-адресуемого пространства. Набор инструкций MCS-51 содержит широкий выбор операций над битами, а 128 бит в этом блоке адресуются прямо и адреса имею значения от 00Н до 7FH. Все байты в нижней 128-байтной половине памяти могут адресоваться как прямо, так и косвенно. Верхняя 128 байтная половина памяти ОЗУ (upper 128) в микросхеме I-8051 отсутствует, но имеется в версиях кристаллов с 256 байтами ОЗУ. В этом случае область "Upper 128" доступна только при косвенной адресации. Область SFR (Special Function Register) доступна только при прямой адресации. Размещение регистров специальных функций в пространстве SFR показано на рис.6. Они включают в себя регистры портов, таймеры, средства управления периферией и так далее. 9 7FH Побайтно-адресуемая область ОЗУ 30H (direct, indirect) 2FH 7FH 7EH 7DH 7CH 7BH 7AH 79H 78H 2EH 77H 76H 75H 74H 73H 72H 71H 70H Побитно-адресуемая область ОЗУ (direct) 21H 0FH 0EH 0DH 0CH 0BH 0AH 09H 08H 20H 07H 06H 05H 04H 03H 02H 01H 00H 1FH RB3 18H 17H RB2 10H 0FH RB1 08H 07H SP после RESET 00H RB0(R7+R0) Рис.5. Нижние 128 байт внутреннего ОЗУ. побитовая адресация 8 байт F8H FFH F0H B F7H E8H EFH E0H ACC E7H D8H DFH D0H PSW D7H C8H CFH C0H C7H B8H IP BFH B0H P3 B7H A8H IE AFH A0H P2 A7H 98H SCON SBUF 9FH 90H P1 97H 88H TCON TMOD TL0 TL1 TH0 TH1 8FH 80H P0 SP DPL DPH PCO 87H N 0/8 1/9 2/A 3/B 4/C 5/D 6/E 7/F Рис.6. Размещение регистров специальных функций в пространстве SFR. Для 16 адресов в пространстве SFR имеется возможность как байтовой, так и битовой адресации. Для побитно-адресуемых регистров шестнадцатеричный адрес заканчивается на "0Н" или на "8Н". Битовые адреса в этой области имеют значения от 80Н до FFH. Вся серия кристаллов семейства MCS-51 имеет базовый набор SFR, как и в микросхеме I- 8051, расположенный по тем же адресам. Однако в кристаллах, представляющих собой дальнейшее развитие семейства в область SFR, добавляются новые регистры для расширения 10

Архитектура микроконтроллеров

Понимание архитектуры микроконтроллеров является ключевым при изучении языков программирования типа ассемблер. Структура ассемблера, формат его команд, адресация операндов и т. д. полностью определяются архитектурой. Целью изучения архитектуры является:

· выявление набора доступных для программирования регистров, их функционального назначения и структуры;

· понимание организации оперативной памяти и порядка ее использования;

· знакомство с типами данных;

· изучение формата машинных команд;

· выяснение организации обработки прерываний.

Архитектура семейства MCS-51 в значительной мере предопределяется ее назначением - построение компактных и дешевых цифровых устройств. Все функции МК реализуются с помощью единственной микросхемы. В состав семейства MCS-51 входит целый ряд микросхем от самых простых микроконтроллеров до достаточно сложных. Микроконтроллеры семейства MCS-51 позволяют выполнять как задачи управления различными устройствами, так и реализовывать отдельные узлы аналоговой схемы. Все микросхемы этого семейства работают с одной и той же системой команд, большинство из них выполняется в одинаковых корпусах с совпадающей цоколевкой (нумерация выводов для корпуса). Это позволяет использовать для разработанного устройства микросхемы разных фирм - производителей (таких какIntel, Dallas, Atmel, Philips и т.д.) без переделки принципиальной схемы устройства и программы.

MCS-51 выполнен по Гарвардской архитектуре, где адресные пространства памяти программ и данных разделены.

Структурная схема контроллера представлена на рис.2.3 и состоит из следующих основных функциональных узлов: блока управления, арифметико-логического устройства, блока таймеров/счетчиков, последовательного интерфейса и прерываний, программного счетчика (счетчика команд), памяти данных и памяти программ.

Двусторонний обмен осуществляется с помощью внутренней 8-разрядной магистрали данных. Рассмотрим подробнее назначение каждого блока. По такой схеме построены практически все представители семейства MCS-51. Различные микросхемы этого семейства различаются только регистрами специального назначения (в том числе и количеством портов). Система команд всех контроллеров семейства MCS-51 содержит 111 базовых команд с форматом 1, 2 или 3 байта и не изменяется при переходе от одной микросхемы к другой. Это обеспечивает прекрасную переносимость программ с одной микросхемы на другую.

Блок управления и синхронизации (Timing and Control) предназначен для выработки синхронизирующих и управляющих сигналов, обеспечивающих координацию совместной работы блоков ОЭВМ во всех допустимых режимах ее работы. В состав блока управления входят:

• устройство формирования временных интервалов,
• комбинационная схема ввода-вывода,
• регистр команд,
• дешифратор команд.

Входные и выходные сигналы блока управления и синхронизации :

1 PSEN – разрешение программной памяти;

2 ALE – выходной сигнал разрешения фиксации адреса;

3 PROG – сигнал программирования;

4 EA – блокировка работы с внутренней памятью;

5 VPP – напряжение программирования;

6 RST – сигнал общего сброса.

Устройство формирования временных интервалов необходимо для синхронизации последовательности состояний ЦП, образующих машинный цикл, а также для правильной работы всех внутреннихзащелок и выходных буферов портов. Машинный цикл состоит из шести последовательныхсостояний (States) от S1 до S6, каждое из которых, в свою очередь, подразделяется на две фазы:

фазу 1 (Phase 1 - P1) и фазу 2 (Phase 2 - P2). Таким образом, машинный цикл может быть определен как последовательность временных интервалов S1P1, S1P2, S2P1,....,S6P2. Длительность фазы равна периоду следования тактовых импульсов, поэтому машинный цикл занимает 12 тактовых периодов.

Количество машинных циклов определяет продолжительность выполнения команд. Практически все команды выполняются за один или два машинных цикла, кроме команд умножения и деления, продолжительность выполнения которых составляет четыре машинных цикла. Логика ввода - вывода предназначена для приема и выдачи сигналов, обеспечивающих обмен информации с внешними устройствами через порты ввода вывода Р0-Р3.

Регистр команд предназначен для записи и хранения 8-ми разрядного кода операции выполняемой команды. Код операции, с помощью дешифратора команд и логики управления ЭВМ, преобразуется в микропрограмму выполнения команды.

Рис 2.3. Структурная схема однокристального микроконтроллера Intel 8051

(семейство MCS-51)

Арифметико-логическое устройство (ALU) представляет собой параллельное восьмиразрядное устройство, обеспечивающее выполнение арифметических и логических операций. АЛУ состоит из:

• регистров временного хранения -TMP1 и TMP2,
• ПЗУ констант,
• сумматора,
• дополнительного регистра - регистра В,
• аккумулятора - ACC,
• регистра слова состояния программ (регистр флагов)- PSW .

Регистры временного хранения TMP1, TMP2 - восьмиразрядные регистры, предназначенные для приема и хранения операндов на время выполнения операций над ними. Эти регистры программно не доступны.

ПЗУ констант обеспечивает выработку корректирующего кода при двоично-десятичном представлении данных, кода маски при битовых операциях и кода констант.

Параллельный восьмиразрядный сумматор представляет собой схему комбинационного типа с последовательным переносом, предназначенную для выполнения арифметических операций сложения, вычитания и логических операций сложения, умножения, неравнозначности и тождественности.

Регистр B - восьмиразрядный регистр, используемый во время операций умножения и деления. Для других инструкций он может рассматриваться как дополнительный сверхоперативный регистр.

Аккумулятор - восьмиразрядный регистр, предназначенный для приема и хранения результата, полученного при выполнении арифметико-логических операций или операций сдвига.

Регистр состояния программ PSW (Programm Status Word) предназначен для хранения слова состояния выполняемых команд. При выполнении многих команд в ALU формируется ряд признаков операции (флагов), которые фиксируются в регистре слова состояния программы (PSW). В табл. 1 приводится перечень флагов PSW, даются их символические имена и описываются условия их формирования.

По определению прерывание означает временное прекращение основного процесса вычислений для выполнения некоторых запланированных или незапланированных действий, вызываемых работой аппаратуры или программы.

Эти действия могут носить сервисный характер, быть запросами со стороны программы пользователя на выполнение обслуживания либо быть реакцией на нештатные ситуации.

Базовая версия MCS–51 Краткие сведения. Современные 8–разрядные микроконтроллеры (МК) обла­дают такими ресурсами управления в режиме реального времени, для получения которых раньше использовались дорогие многокристальные компоновки в виде отдельных плат микроЭВМ, A именно:

● имеют достаточную емкость памяти, физическое и логическое ее разделение на память программ и память данных (гарвардскую архитектуру) и систему команд, ориентированную на выполнение алгоритмов управления;

● включают в себя все устройства (процессор, ПЗУ, ОЗУ, порты ввода–вывода, систему прерываний, средства обработки битовой информации и др.), необ­ходимые для реализации микропроцессорной системы управления мини­мальной конфигурации. В 70–е годы прошлого столетия фирмой Intel разработан и освоен промыш­ленный выпуск семейства 8–разрядных микроконтроллеров MCS–48, объединен­ных рядом общих признаков (разрядностью, системой команд, набором основных функциональных блоков и др.). Базовая версия этого семейства включает в себя:

● 8–разрядный процессор;

● внутреннюю память программ (1/2/4К байт);

● внутреннюю память данных (64/128/256 байт);

● до 27 внутренних и 16 внешних линий ввода–вывода;

● один 8–разрядный таймер–счетчик;

● одноуровневую систему прерываний с двумя источниками запросов. В 1980 г. той же фирмой было разработано новое семейство восьмиразрядных микроконтроллеров MCS–51, которое совместимо с архитектурой семейства MCS–48, но обладает более широкими возможностями.

Архитектура семейства MCS–51 оказалась настолько удачной, что и по настоящее время является одним из стандартов 8–разрядных МК. Поэтому объектом изучения выбраны МК этого семейства, получившие широкое распространение в сравнительно простых си­стемах управления.

Для семейства MCS–51 разработаны различные средства подготовки программ (компиляторы, аппаратно–программные эмуляторы и др.) и имеется большое число библиотек стандартных подпрограмм. В состав семей­ства входят разнообразные модификации микросхем (версии кристаллов) микро­контроллеров. В статьях этого раздела достаточно подробно рассматривается базовая версия микроконтроллеров семейства MCS–51 (микросхеме 8051 соответствует отече­ственный аналог КP1816ВЕ51), наиболее простая в структурно–функциональном плане и с точки зрения понимания.

Последующие серии микросхем, сохраняя со­вместимость с базовой версией, отличаются от нее улучшенной технологией из­готовления, электрическими параметрами, дополнительными аппаратными сред­ствами и функциональными возможностями. Структурно–функциональным осо­бенностям последующих модификаций микросхем семейства MCS–51 посвящены следующие статьи.
Обобщенная структурная схема MCS–51. В состав МК, обобщенная струк­турная схема которого приведена на рис. 7.1.1, входят:

● 8–разрядный центральный процессор ЦП, состоящий из АЛУ , устройства уп­равления УУ и формирователя адреса ФА ;

● масочное ПЗУ емкостью 4К байта для хранения программ;

● ОЗУ емкостью 128 байт для хранения данных;

● четыре программируемых порта Р0–Р3 для ввода–вывода информации;

● блок последовательного интерфейса БПИ для обмена информацией с внеш­ними устройствами по двухпроводной линии;

● блок таймеров/счетчиков БT/C для поддержания режима реального времени;

● блок прерываний БП для организации прерываний исполняемых программ. Эти средства образуют резидентную часть микроконтроллера, размещенную непосредственно на кристалле. В состав МК входит большое число регистров, которые отнесены к отдельным функциональным блокам и на схеме не показаны.

На схеме также не показаны цепи управления. Двусторонний обмен информацией между блоками осуществляется по внутренней 8–разрядной шине данных ШД–8.

По внутренней 16–разрядной шине адреса ША–16 сформированный в ЦП адрес выводится в ПЗУ (12 разрядов адреса) и в ОЗУ (8 младших разрядов).

При ис­пользовании внешней памяти в порт Р0 выводятся 8 младших разрядов адреса и в порт P2 - 3 или 8 старших разрядов.

Для логического расширения интерфейса исполь­зуется совмещение функций линий портов. В качестве примера на рис. 7.1.1 пунктиром показаны линии порта Р3, выполняющие аль­тернативные функции передачи управляющих сигналов, о назначении которых будет сказано ниже. Для создания внутреннего тактового ге­нератора к выводам микросхемы МК подклю­чаются кварцевый резонатор и два конденса­тора (рис. 7.1.1). Вместо внутреннего тактово­го генератора для синхронизации можно ис­пользовать внешний источник колебаний. Условное графическое обозначение мик­росхемы МК приведено на рис. 7.1.2, обозна­чение и назначение выводов - в табл. 7.1.1. Рассмотрим функциональные блоки МК и принцип их работы. Арифметическо–логическое устройство. Арифметическо–логическое уст­ройство предназначено для выполнения арифметических (включая умножение и деление) и логических операций над восьмиразрядными операндами, A также операций логического сдвига, обнуления, установки и др. Структурная схема АЛУ приведена на рис. 7.1.3.

В состав АЛУ входят

● параллельный восьмиразрядный сумматор SМ комбинационного типа с по­следовательным переносом, выполняющий арифметические (сложение и вы­читание) и логические (сложение, умножение, неравнозначность и тожде­ственность) операции;

● аккумулятор A, обеспечивающий функции основного арифметического ре­гистра;

● регистр В, используемый для реализации операций умножения и деления или как дополнительный сверхоперативный регистр, функции которого определя­ет пользователь;

●регистры (программно недоступные) временного хранения РВХ1, РВХ2, предназначенные для приема и хранения операндов на время выполнения операции;

● ПЗУ констант ПЗУК, хранящее корректирующий код для двоично–десятичного представления данных, код маски при битовых операциях и код констант;

● регистр слова состояния программы PSW, фиксирующий состояние АЛУ по­сле выполненной операции. В табл. 7.1.2 приведены сведения о назначении битов отдельных разрядов регистра PSW. Устройство управления. Устройство управления (УУ) центрального процес­сора предназначено для координации совместной работы всех узлов МК с по­мощью вырабатываемых синхроимпульсов и управляющих сигналов. В его состав входят (рис. 7.1.4):

● узел синхронизации и управления УСУ, который формирует синхроимпульсы, задающие машинные циклы и их отдельные состояния (S) и фазы (Р), и в за­висимости от режима работы МК вырабатывает необходимый набор управля­ющих сигналов. На выполнение команды отводится один, два или четыре ма­шинных цикла.

Каждый машинный цикл имеет шесть состояний S1–S6, A каж­дое состояние включает в себя две фазы P1, P2, длительность которых составляет период колебаний тактового генератора T 0SC .

Длительность ма­шинного цикла равна 12T 0SC . Все машинные циклы одинаковые, начинаются с фазы S1P1 и заканчиваются фазой S6P2.

Помимо синхроимпульсов устрой­ство синхронизации в каждом машинном цикле формирует два (иногда один) сигнала стробирования младшего байта адреса ALE в виде положительного импульса в фазах S1P2–S2P1 и S4P2–S5P1. Временные диаграммы на рис. 7.1.5 иллюстрируют организацию машинных циклов;

● регистр команд РК, дешифратор команд ДК и ПЛМ, позволяющие в каждом машинном цикле сформировать набор микроопераций в соответствии с мик­ропрограммой выполняемой команды;

● логика ввода–вывода ЛВВ для приема и выдачи сигналов, обеспечивающих обмен информацией МК с внешними устройствами через порты Р0–Р3;

● регистр PCON, имеющий единственный задействованный бит SMOD в пози­ции PCON.7 для удвоения скорости передачи данных через последователь­ный порт. Остальные биты зарезервированы для дальнейшего использования.
Формирователь адреса. Формирователь адреса (ФА), или счетчик команд РС, предназначен для формирования текущего 16–разрядного адреса программной памяти и 8/16–разрядного адреса внешней памяти данных. В его состав входят (рис. 7.1.6):

● 16–разрядный буфер Б, осуществляющий связь между 8–разрядной шиной данных ШД и 16–разрядной внутренней шиной (ВШ) формирователя адреса;

● схема инкремента СИ для увеличения значения текущего адреса памяти программ на единицу;

● регистр для хранения текущего адреса команд РТА, поступающего из СИ;

● регистр указателя данных DPTR, состоящий из двух 8–разрядных регистров DPHи DPL. Он служит для хранения 16–разрядного адреса внешней памяти данных и может быть использован в качестве двух независимых программно доступных РОН;

● регистр формирователя адреса РФА для хранения исполнительного 16–раз­рядного адреса памяти программ или 8/16–разрядного адреса внешней памяти данных. Этот регистр используется также для передачи данных че­рез порт Р0 во внешние устройства при выполнении команд MOVX @Rm, A и MOVX @DPRT, A.

Память данных. Память данных предназначена для приема, хранения и выда­чи информации, используемой в процессе выполнения программы. Внутренняя (резидентная) память (рис. 7.1.7) данных состоит из ОЗУ ем­костью 128 байт, указателя стека SP, регистра адреса ОЗУ РА и дешифратора Дш. Указатель стека SP представляет собой 8–разрядный регистр, предназ­наченный для приема и хранения адре­са ячейки стека, к которой было после­днее обращение. После сброса в ука­зателе стека устанавливается адрес 07Н, что соответствует началу стека с адресом 08Н. Регистр адреса РА совместно с дешифратором Дш позволяет осуществить доступ к требуемой ячейке памяти, содержащей байт или бит информации.

В МК предусмотрена возможность увеличения объема памяти данных до 64 Кбайт путем подключения внешних запоминающих устройств. В качестве при­мера на рис. 7.1.8 показана страничная организация внешней памяти данных ВПД емкостью 2К байт с использованием команд типа MOVX @ Rm(m = 0; 1). При этом порт Р0 работает как мультиплексированная шина адрес/данные, три линии порта P2 используются для адресации страницы внешнего ОЗУ, A остальные пять линий могут быть задействованы в качестве линий ввода–вывода.
На рис. 7.1.9 приведены временные диаграммы циклов чтения и записи при работе МК с внешним ОЗУ. На диаграммах обозначено:

● РСН - старший байт счетчика команд PC;

● DPL, DPH - младший и старший байты регистра указателя данных DPTR, ко­торый используется в качестве регистра для косвенной адресации в коман­дах MOVX @DPTR,A и MOVX A,@DPTR;

● P2 SFR - защелки порта P2;

● Rm (m = 0, 1) - регистры, используемые в командах MOVX @Rm, A и MOVX A, @Rm в качестве регистров косвенного адреса;

● Z - высокоомное состояние;

● D - период, в течение которого данные из порта Р0 вводятся в микроконт­роллер. Память программ. Память программ предназначена для хранения программ, имеет свое (отдельно от памяти данных) адресное пространство и доступна толь­ко для чтения. В ее состав входит дешифратор Дш и ПЗУ (рис. 7.1.10). Для адресации памяти программ используется 16–разрядный счетчик РС, поэтому ее максимальная ем­кость составляет 64К байта. Внутренняя память про­грамм состоит из ПЗУ емкостью 4К байт и 12–разрядного дешифратора. Внешняя память подключается по схеме на рис. 7.1.11. Если на вывод ¯EA МК подается 0 В (как показано на рис. 7.1.11), внутренняя память программ отключается. Все обращения к памяти начинаются с адреса 0000h. При подключении вывода ¯ЕА к источнику питания обращение к внутренней памя­ти программ по адресам 0000h–FFFFh и к внешней памяти программ по адресам 0FFFh–FFFFhпроисходит автоматически.

Для чтения внешней памяти программ МК вырабатывается сигнал ¯PSEN. При работе с внутренней памятью сигнал чтения не ис­пользуется. При обращениях к внешней па­мяти программ всегда формируется 16–раз­рядный адрес. Младший байт адреса передается через порт Р0 в первой половине машинного цикла и фиксируется по срезу строба АLЕ в реги­стре Во второй половине цикла порт Р0 используется для ввода в МК байта данных из внешней памяти.

Старший байт адреса передается через порт P2 в течение всего времени обращения к памяти.

Временные диаграммы циклов чтения и записи при работе МК с внешним ОЗУ приведены на рис. 7.1.12.
На диаграммах обозначено:

● PCL OUT - выдача младшего байта счетчика команд PC;

● РСН OUT - выдача старшего байта счетчика команд PC;

● DPH - старший байт регистра указателя данных DPTR, который используется в качестве регистра для косвенной адресации в командах MOVX @DPTR,A и MOVX A,@DPTR;

● P2 SFR - защелки порта P2;

● INS IN - ввод байта инструкции (команды) из памяти программ;

● ADDR OUT - выдача младшего байта адреса внешней памяти данных из ре­гистров Rm (m = 0, 1) или из регистра DPL (младшего регистра DPTR). Порты ввода–вывода. Назначение портов. Порты Р0, P1, P2, Р3 пред­назначены для обмена информацией между МК и внешними устройствами, A так­же для выполнения следующих функций:

● через порт Р0 выводится младший байт адреса А7…A0; выводится из МК и вводится в МК байт данных при работе с внешней памятью программ и внеш­ней памятью данных (с разделением во времени);

● через порт P2 выводится старший байт адреса A15…А8 при работе с внеш­ней памятью программ и внешней памятью данных (только при использова­нии команд MOVX A,@DPTR и MOVX @DPTR,A);

● линии порта Р3 могут быть задействованы на выполнение альтернативных функций, если в фиксатор–защелку этой линии занесена 1, в противном слу­чае на выводе линии фиксируется 0. Альтернативные функции выводов порта P3 приведены в табл. 7.1.3.

Схемные особенности портов

На рис. 7.1.13 показаны схемы для од­ного канала каждого из портов МК, включающего в себя:

● защелку для фиксации принимаемого бита данных;

● выходной усилительный каскад (драйвер);

● узел связи с выходным каскадом (за исключением P2);

● цепь для передачи бита данных со стороны вывода порта, состоящую из бу­феров В2 и В3 (для порта Р4). Защелкой служит D–триггер, тактируемый внутренним сигналом «Запись в за­щелку». Бит данных с прямого выхода D–триггера может быть считан программно через буфер В1 сигналом «Чтение защелки» на линию внутренней шины данных (ШД) МК.

Выходной каскад порта Р0 представляет собой инвертор, особенности кото­рого проявляются в том, что нагрузочный транзистор VT2 открывается только при обращениях к внешней памяти (при передаче через порт адреса и данных). Во всех других режимах нагрузочный транзистор закрыт. Поэтому для использования Р0 (рис. 7.1.13, а) в качестве выходного порта общего назначения к его выводам необходимо подключить внешние нагрузочные резисторы. При записи 1 в защел­ку порта инверторный транзистор VT1 запирается и внешний вывод порта Р0.Х переводится в высокоомное состояние. В этом режиме вывод порта Р0.Х может служить входом. Если порт Р0 используется как порт ввода/вывода общего на­значения, каждый из его выводов Р0.Х может независимо от других работать как вход или как выход. Выходные каскады портов P1, P2, Р3 (рис. 7.1.13, б, в, г) выполнены по схемам инверторов с внутренним нагрузочным резистором, в качестве которого исполь­зован транзистор VT2.

Для уменьшения времени переключения при переходе выводов портов из состояния 0 в состояние 1 параллельно нагрузочному транзи­стору VT2 введен дополнительный транзистор VT3. Транзистор VT3 с помощью элементов в цепи затвора отпирается на время, равное двум периодам колеба­ний задающего кварцевого генератора (в течение фаз S1P1, S2P2 машинного цикла). Выходные каскады портов Р0, P2 (рис. 7.1.13, A, в) с помощью мультиплексора MX могут быть подключены либо к защелкам, либо к внутренним шинам «Адрес/ данные» и «Адрес». Выходной каскад порта P1 (рис. 7.1.13, 6) постоянно подклю­чен к защелке.

Если вывод порта Р3 является выходом и его защелка содержит 1, то его вы­ходным каскадом управляет аппаратно внутренний сигнал «Альтернативная функ­ция выхода», обеспечивающий выполнение соответствующей альтернативной функции, т.е. на внешнем выводе формируется один из сигналов ¯WR,¯RD или RxD. Если же вывод порта задействован на вход, то поступающий на него альтер­нативный сигнал (TxD, ¯INT0, ¯INT1, Т0, Т1) передается на внутреннюю линию «Аль­тернативная функция входа».

Режим записи в порт.

При выполнении команды записи в порт новое зна­чение записывается в защелку в фазе S6P2 и выводится непосредственно на вы­ходной контакт порта в фазе S1P1 следующего машинного цикла.

Режим чтения порта

Команды чтения портов считывают информацию не­посредственно с внешних контактов выводов порта или с выходов защелок. В первом случае бит данных с вывода порта считывается программно через буфер В2 сигналом «Чтение выводов» на линию внутренней шины данных (ШД) МК. Отметим, что сигналы «Запись в защелку», «Чтение защелки», «Чтение выво­дов» вырабатываются аппаратно при выполнении соответствующих команд.

Во втором случае реализуется так называемый режим «Чтение-Модифика­ция-Запись», в котором команда считывает сигнал состояния защелки, при не­обходимости модифицирует его и затем записывает обратно в защелку. Режим «Чтение-Модификация-Запись» реализуется при выполнении следующих команд: ANL, ORL, XRL, JBC; CPL; INC; DEC; DJNC; MOV PX,Y; CLR PX.Y; SETB PX,Y.

Чтение информации с выходов защелок позволяет исключить ошибки при интер­претации логического уровня на выводе порта. Продолжение статьи читайте во .

В настоящее время различными фирмами выпускается множество модификаций и аналогов этого семейства, как фирмой Intel, так и другими производителями, тактовая частота и объем памятивозросли в десятки раз и продолжают повышаться. Дополняется и набор встроенных в БИС модулей, в большое число современных моделей встроен рези- дентный быстродействующий АЦП, имеющий до 12, а сейчас может быть и более разря- дов. Но в основе семейства МСS51 БИС 8051, 80С51, 8751, 87С51, 8031, 80С31 фирмы Intel, первые образцыкоторыхбыли выпущеныв 1980 году.

Микроконтроллеры семейства MCS51 выполнены по высококачественной n-МОП технологии (серия 8ХХХ, аналог - серия 1816 в России и Белоруссии) и k-МОП техноло- гии (серия 8ХСХХ, аналог - серия 1830). Второй символ, следующий за 8 означает: 0 – РПЗУ на кристалле нет, 7 – РПЗУ объемом 4К с ультрафиолетовым стиранием. Третий символ: 3 – ПЗУ накристалленет, 5 – если нетРПЗУ, то на кристалле масочное ПЗУ.

И так 80С51 – БИС по k-МОП технологии с масочным ПЗУ на кристалле, 8031 – БИС n-МОП без памяти программ (ПЗУ, РПЗУ) на кристалле, 8751 – БИС n-МОП с ре- зидентным (размещенным на кристалле) РПЗУ с ультрафиолетовым стиранием. Мы да- лее и будем рассматривать БИС 8751, делая, если нужно оговорки об отличиях других схем, приводя те параметры, которые были опубликованы для первых серийных БИС. Дополнительную информацию о всех современных модификациях Вы, при необходимо- сти, можете найти в фирменных справочниках и технической документации.

А. Общие характеристики и назначение выводов

Основу семейство MCS51 составляет пять модификаций МК (имеющих идентич- ные основные характеристики), основное различие между которыми состоит в реали- зации памяти программ и мощности потребления (см. таблицу 3.1). Микроконтоллер восьмиразрядный, т.е. имеет команды обработки восьмиразрядных слов, имеет Гарвард- скую архитектуру, тактовая частота у базовых образцов семейства составляет 12 МГц.

Таблица 3.1.

МК 8051 и 80С51 содержат масочно-программируемое при изготовлении кристалла ПЗУ памяти программ емкостью 4096 байт и рассчитаны на применение в массовой продукции. МК 8751 содержит РПЗУ емкостью 4096 байт с ультрафиолетовым стиранием и удобна на этапе разработки системы при отладке программ, а также при производстве не- большими партиями или при создании систем, требующих в процессе эксплуатации пе-

риодической подстройки.

МК 8031 и 80С31 не содержат встроенной памяти программ. Они, как и описанные ранее модификации могут использовать до 64 Кбайт внешней памяти программ и эффек- тивно использоваться в системах, требующих существенно большего по объему (чем 4 Кбайт на кристалле) ПЗУ памяти программ.

Каждый МК семейства содержит резидентную память данных емкостью 128 байт с возможностью расширения общего объема оперативной памяти данных до 64 Кбайт за счет использования внешних ИС ОЗУ.

центральный восьмиразрядный процессор;

память программ объемом 4 Кбайт (только 8751 и 87С51);

память данных объемом 128 байт;

четыре восьмиразрядных программируемых порта ввода-вывода;

два 16-битовых многорежимных таймера/счетчика;

систему автовекторных прерываний с пятью векторами и двумя программно управ- ляемыми уровнями приоритетов;

последовательный интерфейс, включающий универсальный дуплексный приемопе- редатчик, способный функционировать в четырех режимах;

тактовый генератор.

Система команд МК содержит 111 базовыхкомандс форматом1, 2, или 3 байта. Микроконтроллер имеет:

32 регистра общего назначения РОН, организованных как четыре банка по восемь регистров с именами R0… R7, выбор того или иного банка определяется программой пу- тем установки соответствующих бит в регистре состояния программы PSW;

128 программно-управляемых флагов (битовый процессор, см. далее);

набор регистров специальных функций, управляющих элементами МК. Существуют следующие режимы работы микроконтроллера:

1). Общий сброс. 2).Нормальное функционирование. 3).Режим пониженно- го энергопотребления и режимхолостого хода. 4). Режим программирования ре- зидентного РПЗУ, если оно есть.

Мы здесь основное внимание уделим первым двум режимам работы, подробное описаниесоставаи работыМКвовсех режимахприведено в приложенииП1.

РОН и зона битового процессора расположены в адресном пространстве рези- дентной ОЗУ с адресами от 0 до80h.

В верхней зоне адресов резидентной оперативной памяти расположены регистры спе- циальных функций (SFR, Special Function Registers). Их назначение приведено в табл. 3.2.

Таблица 3.2.

* - регистры, допускающие побитовую адресацию

Кратко рассмотрим функции регистров SFR, приведенных в таблице 3.2.

Аккумулятор АCC - регистр аккумулятора. Команды, предназначенные для рабо-

ты с аккумулятором, используют мнемонику "А", например, MOV А, Р2 . Мнемоника "АСС" используется, к примеру, при побитовой адресации аккумулятора. Так, символи- ческое имя пятого бита аккумулятора при использовании ассемблера А5М51 будет сле- дующим: АСС. 5. .

Регистр В . Используется во время операций умножения и деления. Для других инструкций регистр В может рассматриваться как дополнительный сверхоперативный регистр.

Регистр состояния программы PSW содержит информацию о состоянии про- граммы и устанавливается частично автоматически по результату выполненной опера- ции, частично пользователем. Обозначение и назначение разрядов регистра приведены соответственно в таблицах 3.3 и 3.4.

Таблица 3.3.

Таблица 3.4.

Указатель стека SР - 8-битовый регистр, содержимое которого инкрементирует- ся перед записью данных в стек при выполнении команд PUSH и CALL. При начальном сбросе указатель стека устанавливается в 07Н, а область стека в ОЗУ данных начинается с адреса 08Н. При необходимости путем переопределения указателя стека область стека может быть расположена в любом месте внутреннего ОЗУ данных микроконтроллеры.

Указатель данных DPTR состоит из старшего байта (DPH) и младшего байта

(DPL). Содержит 16-битовый адрес при обращении к внешней памяти. Может использо-

ваться как 16-битовый регистр или как два независимых восьмибитовых регистра.

Порт0 - ПортЗ. Отдельными битами регистров специальных функций Р0, Р1, Р2, РЗ являются биты -"защелки" выводов портовР0, Р1, Р2, РЗ.

Буфер последовательного порта SBUF представляет собой два отдельных реги- стра: буфер передатчика и буфер приемника. Когда данные записываются в SBUF, они поступают в буфер передатчика, причем запись байта в SBUF автоматически иницииру- ет его передачу через последовательный порт. Когда данные читаются из SBUF, они вы- бираются из буфера приемника.

Регистры таймера. Регистровые пары (ТН0, ТL0) и (ТН1, TL1) образуют 16-

битовые счетные регистры соответственно таймера/счетчика 0 и таймера/счетчика 1.

Регистры управления. Регистры специальных функций IР, IЕ, ТМOD, ТСОN, SCON и РСОN содержат биты управления и биты состояния системы прерываний, тай-

меров/счетчиков и последовательного порта. Они будут подробно рассмотрены далее.

RxD TxD INT0 INT1 T0 T1 WR

P1.2 P1.3 P1.4 P1.5 P1.6 P1.7

RST BQ2 BQ 1 EA

P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7

P2.0 P2.1 P2.2 P2.3 P2.4 P2.5 P2.6 P2.7

P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7

МК при функционировании обеспечивает:

минимальное время выполнения команд сложения-1 мкс;

аппаратное умножение и деление с минимальным време- нем выполнения - 4 мкс.

В МК предусмотрена возможность задания частоты внутреннего генератора с помощью кварца, LС-цепочки или внешнего генератора.

Расширенная система команд обеспечивает побайтовую и побитовую адресацию, двоичнуюи двоично-десятичную арифметику, индикацию пере- полнения и определения четности/нечетности, воз- можность реализации логического процессора.

Важнейшей и отличительной чертой архитек- туры семейства MCS51 является то, что АЛУ может наряду с выполнением операций над 8-разрядными типами данных манипулировать одноразрядными данными. Отдельные программно-доступные биты могут быть установлены, сброшены или заменены их дополнением, могут пересылаться, проверяться и

Рис.3.2. Внешние выводы

микроконтроллера

использоваться в логических вычислениях. Тогда как поддержка простых типов данных (при сущест-

вующей тенденции к увеличению длины слова) может с первого взгляда показаться ша- гом назад, этокачестводелает микроконтроллеры семействаMCS51 особенно удобными для применений, в которых используются контроллеры. Алгоритмы работы по- следних по своей предполагают наличие входных и выходных булевых переменных, которые сложно реализовать при помощи стандартных микропроцессоров. Все эти свой- ства в целом называются булевым процессором семейства MCS51. Благодаря такому мощному АЛУ набор инструкций микроконтроллеры семейства MCS51 одинаково хоро- шо подходит как для применений управления в реальном масштабе времени, так и для ал- горитмов с большим объемом данных.

Схемотехническое изображение микроконтроллера представлено на рис. 3.2. В ба- зовом варианте он упакован в 40-выводной DIP корпус. Рассмотрим назначение выводов.

Начнем с выводов питания «0 В» и «5 В» , по которым он получает основное пита- ние. Ток потребления приведен в табл. 3.1.

Вывод «RST» - сброс микроконтроллера. При подаче на этот вывод активного вы- сокого уровня запускается режим общего сброса и МК производит следующие действия:

Устанавливает счетчик команд PC и все регистры специальных функций, кроме защелок портов Р0-РЗ, указателя стека SP и регистра SBUF, в ноль;

указатель стека принимает значение равное 07Н;

запрещает все источники прерываний, работу таймеров-счетчиков и последовательного

выбирает БАНК 0 ОЗУ, подготавливает порты Р0-РЗ для приема данных и опре-

деляет выводы ALE и РМЕ как входы для внешней синхронизации;

в регистрах специальных функций PCON, IP и IE резервные биты при- нимают случайные значения, а все остальные биты сбрасываются в ноль;

в регистре SBUF устанавливаются случайные значения.

устанавливает фиксаторы-защелки портов Р0-РЗ в "1".

Состояния регистров микроконтроллера после сброса приведены в таблице 3.5.

Таблица 3.5.

Вывод RST имеет и альтернативную функцию. Через него подается резервное питания для сохранения неизменным содержимого ОЗУ микроконтроллера при снятии основного.

Выводы BQ1, BQ2 – предназначены для подключения кварцевого резонатора, оп- ределяющего тактовую частоту работы МК.

Вывод ЕА` (E xternal A dress – внешний адрес) - предназначен для активизации ре- жима чтенияуправляющих кодов из внешней памяти программ, при подаче на этот вывод активного низкогоуровня. Вывод имеет иальтернативное назначение (функцию). На него подается напряжение программирования РПЗУ в режиме программирования.

Вывод PME (P rogram M emory E nable – разрешение памяти программ ) - предна- значен для управления циклом чтения из памяти программ и автоматически активизиру- ется МК в каждом машинном цикле.

Вывод ALE (A dress L ength E nable – разрешение младшего адреса) стробирует вы- вод младшей части адреса по порту Р0. Вывод используется и при программировании РПЗУ, при этом на него подается стробирующий процесс программирования импульс.

МК содержит четыре группы портов: Р0, Р1, Р2, и Р3. Это оставшиеся из 40-авыводов микроконтроллера. Эти порты могут служитьдля побитного ввода – вывода информации, но помимо этого каждый из них имеет свою специализацию. Обобщенная функциональная схе- ма порта представлена на рис. 3.3. Порт содержит выходные ключи на полевых транзисторах, подключенные к выводу, переключатель функций, защелку на D-триггере и логику управле- ния. Взащелку по внутреннейшине МК можетбытьзаписана единица илиноль. Эта инфор- мация через переключатель функций поступает на выходные ключи и вывод МК. В состоя- нии единицы оба транзистора N и N1 закрыты, но открыт N2. В состоянии нуля N открывает-

ся, а N2 закрывается. В момент, когда порт выполняет альтернативную функцию, на которую онспециализирован, состояние защелкис вывода снимается. Микроконтроллер отдельно мо- жет считать состояние защелки порта и состояние его вывода, установленное внешним сигна- лом. Для этого в ассемблере МК имеются специальные команды, активизирующие соответст- вующие линии. Для чтения состояния вывода в защелку соответствующего порта должна

быть предварительно записана

От внутрен-

Управление Защелка

Переключатель функций

Vcc

Выходные

единица. При активизации линии «чтение защелки» на выходе ячейки «И», к которой подключенаэта линияпоявля-

ней шины МК D Q

Запись в защелку C Q

Чтение защелки

Вывод порта

ется состояние защелки, по- ступающее на внутреннюю шину МК, при активизации

«чтение вывода» - состояние внешнего вывода порта.

Порт Р0 – универсаль- ный двунаправленный порт

ввода-вывода. За этим портом

закреплена функция организа- ции внешних шин адресов и

Рис. 3.3. Функциональная схема порта микроконтроллера

данных для расширенияпамя- ти программ и памяти данных

микроконтроллера. Когда идет обращение к внешней памяти программ или выполняется ко- манда обращения к внешней памяти данных, на выводах порта устанавливается младшая часть адреса (А0…А7), которая стробируется высоким уровнем на выводе ALE. Затем, при записи в память данных, записываемая информация с внутренней шины МК поступает на выводы порта Р0. В операциях чтения, наоборот, информация с выводов порта поступает на внутреннюю ши- ну. Особенностью порта Р0 является отсутствие «подтягивающего» транзистора N2, обеспечи- вающего подачу питания на вывод. При записи в защелку порта единицы он просто переводит- ся в высокоимпедансное состояние, что необходимо для нормальной работы шины данных. При необходимости запитывать через вывод какие либо внешние устройства, следует преду- сматривать внешние резисторы от цепей питания на вывод порта.

Порт Р1 – универсальный двунаправленный порт ввода-вывода без альтернатив- ных функций.

Порт Р2 – универсальный двунаправленный портввода-вывода, в качестве альтер- нативной функции осуществляющий выдачу старшей части адреса (А8…А15) при обра- щении к внешней памяти.

Порт Р3 – универсальный двунаправленный порт ввода-вывода, каждый бит кото- рого предусматривает выполнениеразличныхальтернативных функций. Приэтом альтер- нативные функции реализуются только в том случае, если в защелки выводов порта запи- саны единицы, в противном случае выполнение альтернативных функций блокируется. Перечислим их раздельно для каждого бита:

Р3.0 – RxD (R ead eX ternal D ate, читать внешние данные) – вход встроенного после- довательного приемо-передатчика.

Р3.1 – ТxD (T ype eX ternal D ate, передавать внешние данные) – выход встроенного последовательного приемо-передатчика.

Р3.2 – INT0` (INT errupt, прерывание) – вход внешнего прерывания 0.

Р3.3 – INT1` – вход внешнего прерывания 1.

Р3.4 – С/T0 – вход нулевого встроенного таймера/счетчика.

Р3.5 – С/T1 – вход первого встроенного таймера/счетчика.

Р3.6 – WR` (W rite, писать) – вывод управления циклом записи в памяти данных.

Р3.7 – RD` (R ead, читать) – вывод управления циклом чтения из памяти данных.

Выводы портаР1, Р2 и Р3 способны в единице выдавать тококоло0.2мА и принимать в нуле ток 3 мА, выводы порта Р0 мощнее и способны в единице выдавать ток около 0.8мА и при- нимать в нуле ток 5 мА. Краткая информация о назначении выводов микроконтроллера приведе- на в таблице 3.6.

Таблица 3.6.

Микроконтроллеры семейства МСS-51 построены по гарвардской архитектуре, в которой память программ и память данных разделе-ны, имеют собственные адресные пространства и способы доступа к ним.

Память программ

Максимальный объем памяти составляет 64К байт, из них 4К, 8К, 16К или 32К байт памяти (табл.7.3.1) располагаются на кристалле, остальной объем — вне кристалла.
При напряжении на выводе ЕА = V CC использу-ется как внутренняя, так и внешняя память, при ЕА = V CC = 0 — только внешняя па-мять.
В табл.7.3.1 приведены адреса обращения к памяти программ для указан-ных случаев.
Нижняя область памяти программ отводится для начала работы микроконт-роллера (стартовый адрес 0000h после сброса) и под обработку прерываний (ад-реса прерываний расположены с интервалом 8 байт: 0003h, 000Bh, 0013h и т.д.).

Память программ доступна только для чтения, причем при обращении:

● к внешней памяти программ вырабатывается сигнал ¯PSEN и всегда формиру-ется 16-разрядный адрес.
Младший байт адреса передается через порт P0 в первой половине машинного цикла и фиксируется по срезу строба ALE в регистре.
Во второй половине цикла порт P0 используется для ввода в МК байта данных из внешней памяти.
Старший байт адреса передается через порт P2 в течение всего времени обращения к памяти (рис.7.1.11);

● к внутренней памяти сигнал чтения не формируется и используются циклы обмена по внутренней шине микроконтроллера.

Память данных

Внутреннюю память данных можно условно разделить на три блока (табл.7.3.2).

Внутренняя память всегда адресуется байтом, который обеспечивает адреса-цию только к 256 ячейкам памяти.
Поэтому, как видно из табл.7.3.2, для адреса-ции к верхним 8-битным ячейкам внутреннего ОЗУ и регистрам специальных фун-кций SFR, занимающим одно и то же адресное пространство, в командах исполь-зуются разные способы адресации: косвенный и прямой.

Особенности организации нижней области внутреннего ОЗУ отражены в табл.7.3.3.

Младшие 32 байта внутреннего ОЗУ с адресами 00h.
1Fh сгруппированы в че-тыре банка по восемь регистров (R0.R7).
Следующие 16 байтов ОЗУ с адресами 20h.
2Fh представляют собой область памяти объемом 8×16= 128 бит, которая допускает обращение к каждому отдельному биту.
Для выбора адреса регистра банка используется его имя R0.
R7, для выбора банка — биты RS0, RS1 регистра слова состояния PSW.

Адреса битов

Адреса битов приведены в табл.7.3.3.

Адресация осуществляется прямым способом.

Список всех регистров специальных функций SFR с их адресами дан в табл.7.2.2.
Для наглядности в табл.7.3.

4 приведена карта адресов ре-гистров SFR рассматриваемых микросхем семейства MCS-51.
Адрес SFR опреде-ляется совокупностью цифр столбца и строки в шестнадцатеричной системе счисления.

Например, регистр CMOD имеет адрес D9h.

Для регистров SFR, адреса которых оканчиваются на 0h или 8h (они выделены полужирным шрифтом), помимо байтовой допускается побитовая адресация.

При этом адрес бита, занимающего в регистре N-й разряд, определяется как XXh + 0Nh, где XXh — адрес регистра SFR, N = 0.7.
Битовые адреса в этой облас-ти имеют значения от 80Н до FFH.
Например, адреса битов аккумулятора АСС ле-жат в пределах E0h-E7h.

Внешняя память данных (объемом до 64 Кбайт) создается дополнительными микросхемами памяти, подключаемыми к МК.
Для работы с внешней памятью данных используются специальные команды, поэтому адресные пространства внешней и внутренней памяти не пересекаются и, следовательно, оба вида памя-ти данных можно задействовать одновременно.

Для обращения к ячейкам внеш-ней памяти данных используются (рис.7.1.8):
● команды с косвенной адресацией;
● сигналы чтения ¯RD и записи ¯WR;
● порт P0 для передачи младшего байта адреса и приема/передачи байта данных;
● порт P2 для передачи старшего байта адреса.
Способы адресации.
В системе команд используется:
● прямая, косвенная, регистровая, косвенно-регистровая, непосредственная и индексная адресация (косвенная адресация по сумме базового и индексно-го регистров) операндов-источников;
● прямая, регистровая и косвенно-регистровая адресация операндов назначения.
Сочетание указанных способов (адресации) обеспечивает 21 режим адресации.
В этой и в приведенных ниже таблицах системы команд использованы следу-ющие обозначения:

Прямая адресация.

При этом способе адресации место расположения байта или бита данных определяется 8-битным адресом второго (и третьего) бай-та команды.
Прямая адресация используется только для обращения к внутренней памяти данных (нижним 128 байтам ОЗУ) и регистрам специальных функций.

Регистровая адресация.

Этот способ адресации обеспечивает доступ к данным, которые хранятся в одном из восьми регистров R0.
R7 текущего банка рабочих регистров.
Его также можно использовать для обращения к регистрам A, В, АВ (сдвоенному регистру), регистру-указателю DPTR и флагу переноса С.
Адрес указанных регистров заложен в код операции, благодаря чему сокращает-ся число байт команды.

Косвенно-регистровая адресация.

В этом случае адрес данных хра-нится в регистре-указателе, место расположения которого определено кодом операции.
Данный способ адресации используется для обращения к внешнему ОЗУ и верхней половине внутреннего ОЗУ.
Регистрами-указателями 8-битных ад-ресов могут служить регистры R0, R1 выбранного банка рабочих регистров или указатель стека SР, для 16-битной адресации используется только регистр указа-теля данных DPTR.

Непосредственная адресация.

При этом способе адресации данные непосредственно указаны в команде и находятся во втором (или во втором и тре-тьем) байтах команды, т.е.
не требуется адресация к памяти.
Например, по ко-манде МОV A,#50 в аккумулятор A загружается число 50.

Индексная адресация.

Этот способ представляет собой косвенно-реги-стровую адресацию, при котором адрес байта данных определяется как сумма содержимого базового (DPTR или РС) и индексного (А) регистров.
Способ ис-пользуется только для доступа к программной памяти и только в режиме чтения; он упрощает просмотр таблиц, зашитых в памяти программ.

Структура команд.

Длина команды составляет один (49 команд), два (45 ко-манд) или три (17 команд) байта.
Первый байт команды всегда содержит код опе-рации (КО), A второй и третий байты — адреса операндов или непосредственные значения данных.

В качестве операндов могут быть использованы отдельные биты, тетрады, байты и двухбайтные слова.
Можно выделить 13 типов команд, ко-торые приведены в табл.7.3.5:

● A, PC, SP, DPTR, Rn (n = 0, 7) — аккумулятор, счетчик команд, указатель стека, регистр указателя данных и регистр текущего банка;
● Rm (m = 0, 1) — регистр текущего банка, используемый при косвенной адре-сации;
● direct — 8-разрядный адрес прямо адресуемого операнда;
● bit — адрес прямо адресуемого бита;
● rel — относительный адрес перехода;
● addr11, addr16 — 11- и 16-разрядный абсолютный адрес перехода;
● #data8, #data16 — непосредственные данные (операнды) 8- и 16-разрядной длины;
● A10, A9, A0 — отдельные разряды 11-разрядного адреса;
● (.) — содержимое ячейки памяти по адресу, указанному в скобках;
● СБ, МБ — старший и младший байты 16-разрядного операнда.

Общие сведения о системе команд.

Система команд обеспечивает большие возможности обработки данных в виде бит, тетрад, байтов, двухбайтных слов, A также управления в режиме реального времени.
Для описания команд используется язык макроассемблера ASM51. Синтаксис большинства команд состоит из мнемонического обозначения (аббревиатуры) выполняемой операции, за которым следуют операнды.
С помощью операндов указываются различные способы адресации и типы данных.

В частности аббреви-атура MOV имеет 18 различных команд, предназначенных для обработки трех ти-пов данных (битов, байтов, адресов) в различных адресных пространствах.
Набор команд имеет 42 мнемонических обозначения 111 типов команд для конкрети-зации 33 функций МК.

Из 111 команд 64 выполняются за один машинный цикл, 45 — за два цикла и лишь две команды (MUL — умножение и DIV — деление) вы-полняются за 4 цикла. При частоте тактового генератора 12 МГц длительность машинного цикла (12 тактов) составляет 1 мкс. По функциональному признаку команды можно разбить на пять групп. Ниже приведено описание команд каждой группы, представленных в виде таблиц. Для компактности таблиц выделим группу команд (табл.7.3.6), выполнение которых влияет (помечены знаком +) на состояние флагов регистра слова состояния PSW.

Команды пересылки данных

Команды пересылки можно разбить на отдель-ные подгруппы.
Команды пересылки и обмена данными между ячейками внутрен-ней памяти (табл.7.3.7).

Команды 1-16, имеющие мнемонику MOV dest, src, предназначены для пересылки байта или двух байтов (команда 16) данных из ис-точника src в приемник dest, при этом:
● для указания источника (src) используется четыре способа адресации: регист-ровый (команды 2-4, 6, 8), прямой (команды 1, 7, 9, 11), косвенный (команды 5, 10) и непосредственный (команды 12-16);
● для указания приемника (dest) используется три способа: регистровый (команды 1, 3…5, 9, 12, 14, 16), прямой (команды 2, 7, 8, 10, 13), косвенный (команды 6, 11, 15).

Команды 17-20 обеспечивают обмен информацией между двумя ячейками внутренней памяти данных (или двустороннюю пересылку).
При выполнении ко-манд ХСН происходит обмен байтами, A команды XCHD — младшими тетрадами байтовых операндов.

Одной из ячеек всегда является аккумулятор A. В качестве другой ячейки при обмене байтами используется один из регистров Rn текущего банка, A также прямо или косвенно адресуемая ячейка внутренней памяти; при обмене тетрадами — только косвенно адресуемая ячейка внутренней памяти.

Так как во всех МК стек размещается во внутреннем ОЗУ, в эту же подгруппу включены команды (20, 21) обращения к стеку PUSH src, POP dest.
Эти команды ис-пользуют только прямой способ адресации, записывая байт в стек или восстанав-ливая его из стека.
Следует иметь в виду, что в тех МК, у которых в ОЗУ отсут-ствуют верхние 128 байт, увеличение стека за пределы 128 байт ведет к потере данных.

Команды пересылки данных между внутренней и внешней па-мятью данных (табл.7.3.8).

Эти команды используют только косвенную адре-сацию, при этом однобайтный адрес может располагаться в Р0 или R1 текущего банка регистров, A двухбайтный адрес — в регистре-указателе данных DРТR.
При любом доступе к внешней памяти роль приемника или источника операндов во внутренней памяти играет аккумулятор А.

Команды пересылки данных из памяти программ (табл.7.3.9).

Эти команды предназначены для чтения таблиц из программной памяти.

Команда MOVC A,@А + DPTR используется для обращения к таблице с числом входов от 0 до 255.

Номер требуемого входа в таблицу загружается в аккумулятор, A регистр DPTR устанавливается на точку начала таблицы. Отличительной особенностью другой команды является то, что в качестве указателя базы используется про-граммный счетчик PC и обращение к таблице производится из подпрограммы. Вначале номер требуемой точки входа загружается в аккумулятор, затем вызыва-ется подпрограмма с командой MOVC A,@А + PC. Таблица может иметь 255 вхо-дов с номерами от 1 до 255, так как 0 используется для адреса команды RET вы-хода из подпрограммы.

Команды арифметической обработки данных. Все арифметические коман-ды выполняются над беззнаковыми целыми числами. Операции над двумя операндами (табл.7.3.10). В операциях сложе-ния ADD, сложения с учетом переноса ADDC и вычитания с учетом заема SUBB:

● источником одного 8-битного операнда и приемником результата служит ак-кумулятор;
● источником другого операнда — либо один из рабочих регистров Rn (n = 0-7) текущего банки, либо прямо direct или косвенно @Rm (m = 0, 1) адресуемая ячейка памяти ОЗУ, либо непосредственные данные #data.

Операции умножения MUL и деления DIV выполняются над содержимым реги-стров A и В. При умножении старшие 8 разрядов результата записываются в ре-гистр В, младшие 8 разрядов — в регистр A.
Если произведение больше 255, устанавливается флаг переполнения OV; флаг переноса С всегда сбрасывается. Команда DIV выполняет деление 8-битного операнда аккумулятора A на 8-битный операнд регистра В.
При делении частное (старшие разряды) записывается в ре-гистр в A, остаток (младшие разряды) — в B. Флаги переноса C и переполнения OV сбрасываются.
При попытке деления на 0 устанавливается флаг переполнения OV. Операция деления чаще используется для сдвигов и преобразования оснований чисел.

При делении двоичного числа на 2 N происходит его сдвиг на N бит влево.
Лишние биты переносятся в регистр В.

Операции над однобайтными операндами (табл.7.3.11).

Команда DA используется для выполнения двоично-десятичных операций. Команды INC, DEC позволяют соответственно увеличить или уменьшить на единицу содержимое ячейки памяти.
Они применимы к содержимому аккумулято-ра A, одного из рабочих регистров Rn или ячейки памяти, адресуемой как пря-мым, так и косвенным способом.
Операция увеличения на единицу применима также к содержимому 16-разрядного регистра-указателя DPTR.

Команды логических операций.

Двуместные операции

(табл.7.3.12).

Команды AML, ORL, XRL позволяют выполнить три двуместные логические операции над 8-битными операндами: ANL — логическое умножение (AND), ORL — ло-гическое сложение (OR), XRL — исключающее ИЛИ (XOR).
Операции выполняются над отдельными битами операндов. Источником одного из операндов и одновре-менно приемником результата служит либо аккумулятор (А), либо прямо адресу-емая ячейка памяти (direct).
Для источника другого операнда используется реги-стровый, прямой, косвенный или непосредственный способ адресации.

Одноместные операции

(табл.7.3.13).
В состав группы входит также ряд одноместных операций над содержимым аккумулятора A: операции очистки (CLR), логического дополнения или инверсии (CPL), циклического и расширенного циклического сдвигов на 1 бит вправо (RL, RLC) и влево (RR, RRC), обмена тетрад или циклического сдвига байта на 4 разряда (SWAP), A также пустая операция (NOP), в результате которой состояние всех регистров МК (за исключением про-граммного счетчика) остается неизменным.

Команды передачи управления

Команды безусловного перехода

(табл.7.3.14).

Команды 1-3 отличаются лишь форматом адреса назначения.

Ко-манда LJMP (L — Long) выполняет «длинный» безусловный переход по указанному адресу addr16, загружая счетчик PC вторым и третьим байтами команды.
Команда обеспечивает переход в любую точку 64К байтного адресного пространства.

Ко-манда AJMP (А — Absolute) обеспечивает «абсолютный» переход по адресу внутри 2К байтной страницы, начальный адрес которой задается пятью старшими разря-дами программного счетчика PC (вначале содержимое PC увеличивается на 2).

Команда SJMP (S — Short) позволяет осуществить «короткий» безусловный переход по адресу, который вычисляется сложением смещения rel со знаком во втором байте команды с содержимым счетчика PC, предварительно увеличенного на 2.

Адрес перехода находится в пределах -128+127 байт относительно адре-са команды.
Для перехода в любую другую точку 64-килобайтного адресного про-странства может быть использована также команда 4 с косвенной @A+DPTR адре-сацией.
В этом случае содержимое A интерпретируется как целое без знака.

Пустая операция (NOP), в результате которой состояние всех регистров мик-ропроцессора (за исключением программного счетчика) остается неизменным.

Команды условного перехода

(табл.7.3.15).

С помощью команд JZ и JNZ осуществляется переход, если содержимое аккумулятора соответственно равно или не равно нулю.
Адрес перехода вычисляется путем сложения относительного знакового смещения rel с содержимым счетчика команд PC после прибавления к нему числа 2 (длины команды в байтах).

Содержимое аккумулятора остается не-изменным.
Команды на флаги не влияют.

Команды CJNE (3-6) служат для реализации условного перехода по результату сравнения двух 8-разрядных операндов, расположение которых указано в коман-дах.
Если их значения не равны, осуществляется переход.

Адрес перехода вычис-ляется сложением смещения rel с содержимым счетчика PC, предварительно уве-личенным на 3.
В противном случае выполняется следующая команда.

В графе Алгоритм показано влияние значений сравниваемых 8-разрядных операндов на флаг переноса С.
Команды DJNZ (7, предназначены для организации программных циклов.

Регистр Rn или прямо (direct) адресуемая ячейка представляют собой счетчик по-вторений цикла, A смещение rel (во втором и третьем байтах команд) — относи-тельный адрес перехода к началу цикла.
При выполнении команд содержимое счетчика уменьшается на единицу и проверяется на нуль.
Если содержимое счет-чика не равно нулю, осуществляется переход на начало цикла.
В противном слу-чае выполняется следующая команда.

Адрес перехода вычисляется сложением смещения с содержимым счетчика, предварительно увеличенным на длину ко-манды (на 2 или 3).
На флаги команды не влияют.

Команды вызова подпрограмм и возврата из программ

(табл.7.3.16).
Команды LCALL «длинный вызов» и ACALL «абсолютный вызов» осуществляют безусловный вызов подпрограммы, размещенной по указанному адресу.

Отличие этих команд от рассмотренных выше команд безусловного перехода состоит в том, что они сохраняют в стеке адрес возврата (содержимое счетчика) в основ-ную программу.
Команда возврата из подпрограммы RET восстанавливает из стека значение содержимого счетчика команд, A команда RETI помимо этого разрешает преры-вания обслуживающего уровня.

В командах передачи управления широко используется относительная адреса-ция, которая поддерживает перемещаемые программные модули.
В качестве отно-сительного адреса выступает 8-разрядное смещение rel со знаком, обеспечиваю-щее ветвление от текущего положения счетчика PC в обе стороны на ±127 байт.

Для перехода в любую другую точку 64К-байтного адресного пространства может быть использован либо прямой адрес addr16, либо косвенный @A+DPTR адрес.
В последнем случае содержимое A интерпретируется как целое без знака.

Вари-ант короткой прямой адресации addr11 внутри 2К-байтной текущей страницы вве-ден для совместимости с архитектурой МК48.

Все эти типы адресации могут быть применены только к операции перехода, A для операции вызова допустимы только прямой addr16 и внутренний addr11 способы адресации.
Во всех условных операциях может использоваться только относительная адресация.

Когда МК51 опознает запрос на прерывание, он генерирует одну из команд типа LCALL addr16, что автоматически обеспечивает запоминание адреса возврата в стеке.
Однако в отличии от МК48 в МК51 нет автоматически сохраняемой ин-формации о состоянии.

При этом логика прерываний перестает срабатывать на запросы того уровня, который был принят к обслуживанию.
Для понижения уров-ня прерывания служит команда возврата из прерывания RETI, которая кроме опе-рации, эквивалентной RET, включает операцию разрешения прерывания данного уровня.
К типовым условным операциям МК51 относятся также операции JZ, JNZ.
Од-нако появилась новая операция «Сравнить и перейти» CJNE.

По данной команде операнд сначала сравнивается по правилам вычитания целых чисел с константой и в соответствии с результатом сравнения выставляется флаг CY Затем в случае несовпадения с константой выполняется ветвление. Сравнивая аккумулятор, ре-гистр или ячейку памяти с последовательностью констант, получаем удобный способ проверки на совпадения, например с целью выявления особых случаев.

По сути дела команда CJNE является элементом оператора языков высокого уров-ня типа CASE.

Дальнейшее развитие получила команда DJNZ.
Теперь программист в качестве счетчика может использовать не только один из рабочих регистров Rn, но и лю-бую ячейку памяти DSEG.

Команды битовых операций.

Группа состоит из 12 команд, позволяющих вы-полнять операции над одним или двумя битами (сброс, установку, инверсию бита, A также логические И и ИЛИ), и 5 команд, предназначенных для реализации условных переходов (табл.7.3.17).

Команды обеспечивают прямую адресацию 128 битов, расположенных в шест-надцати ячейках внутреннего ОЗУ с адресами 20h.
2Fh (табл.7.3.3), и 128 битов, расположенных в регистрах специального назначения, адреса которых кратны восьми (выделены в табл.7.3.4 полужирным шрифтом).

При выполнении опера-ций над двумя одноразрядными операндами в качестве логического аккумулято-ра используется триггер регистра PSW, хранящий флаг переноса C (табл.7.1.2).

Команды MOV (1,2) осуществляют пересылку бита из одной прямо адресу-емой битовой ячейки внутреннего ОЗУ в триггер C или в обратном направлении.
Команды CRL (3, 4), SETB (5, 6) соответственно сбрасывают в нуль или устанавли-вают в единицу флаг переноса C или указанный бит.
С помощью команд CPL, ANL, ORL (7-12) выполняются логические операции инверсии, сложения и умножения.

В группу входят также команды (13-17) для реализации операций условных переходов с относительным 8-разрядным смещением rel.
Переходы могут быть реализованы как при установленном бите или флаге переноса (команды 13, 16), так и при сброшенном (команды 14, 17).

Команда JBC помимо перехода по вычис-ляемому адресу при выполнении условия (бит) = 1 производит сброс этого бита в нулевое состояние.
При выполнении команд условных переходов адрес перехо-да вычисляется после прибавления к содержимому счетчика чисел 3 или 2 (отра-жающих число байт в команде).